Różnice między RISC-V i innymi ISA

Question

Czy ktoś może mi wyjaśnić duże różnice między (RISC vs CISC) a RISC-V ISA? Nie mogę znaleźć żadnej istotnej różnicy między CISC a RISC-V w Internecie.

Answer 1

RISC-V to nowy ISA opracowany w Berkeley w celu wspierania badań i edukacji. Jest otwarty, czysty i łatwo rozszerzalny (a także realistyczny).

Powszechnym problemem związanym z budowaniem procesorów badawczych jest znalezienie ISA, z którego nie korzysta się przy podejmowaniu decyzji dotyczących dostępu (gniazda opóźniające, okna rejestru), nie jest chroniony patentami i ma wystarczającą ilość miejsca na kod do przeglądania nowych instrukcji/akceleratory/mikroprojekty procesorów.

Niedługo pojawi się wersja ogólnodostępna (v2.0), a bieżący projekt będzie dostępny pod numerem riscv.org. (ujawnienie: Używam RISC-V do własnych badań, a ja siedzę obok facetów, którzy zaprojektowali i zaimplementowali to). [Edit. Został oficjalnie wydany w maju 2014 (http://riscv.org/download.html#tab_isaspec)]

Pod względem stosunku do innych ISA, to chyba najbardziej podobny do MIPS i ARMv8 (RISC-V v1.0 została faktycznie wydana przed ARMv8 wyszedł) Jest to architektura typu store-store (nie ma operacji na pamięciach rejestrów, takich jak x86, z wyjątkiem zestawu AMO) .Niektóre części RISC-V mogą być argumentowane jako "CISC-y", tak jak opcja do obsługi skompresowanych instrukcji ze względów energetycznych (16b) lub większych instrukcji dla jeszcze większej przestrzeni kodu (zmienna długość instrukcji jest opcjonalnym nadzbiorem, podstawowy zestaw ISA to wszystkie instrukcje 32b). Również FMA czują trochę CISC-y, z trzema operandami źródłowymi i dwiema operacjami, ale teraz zwijamy się w opinie na temat tego, czym jest CISC i czym jest RISC, pod koniec dnia RISC-V bardzo łatwy do odszyfrowania ISA, a wszystkie instrukcje w nim zawarte są łatwe do zaplanowania i sprawdzania zagrożeń (żadnych dziwnych efektów ubocznych, jak można znaleźć w CISC ISA).

Answer 2

RISC-V jest badaniem ISA, ale istnieje już wiele implementacji softcore FPGA, a nie , by wymienić symulatory. Jest najbardziej podobny do MIPS (i NIOS 2, MicroBlaze, Alpha, LM32, ...), ale jedną ważną różnicą jest to, jak obsługiwane są gałęzie:

Widoczne szczeliny opóźnień gałęzi zostały w dużej mierze uznane za skomplikowane implementacje super skalarne i stanowią wyzwanie kompilatory do wypełnienia. Dzięki postępom w prognozowaniu rozgałęzień nie są już potrzebne, a zatem RISC-V je pomija. Co więcej, ponieważ odgałęzienia mogą zostać rozwiązane w późniejszym etapie, rozgałęzienia warunkowe RISC-V mogą porównywać dowolne dwa rejestry pod kątem równości i porządku.