Jak ignorować porty wyjściowe z mapami portów

Question

Bardzo często w VHDL zauważam, że pewien komponent ma wiele portów wyjściowych. To znaczy, w jednym z naszych przykładach miały następujące składnik:

COMPONENT eight_bitadder 
    PORT (a, b: in std_logic_vector(7 downto 0); 
     f: in std_logic; 
     C: out std_logic_vector(7 downto 0); 
     o, z: out std_logic); 
END COMPONENT; 

gdzie Z określa, czy wynikiem jest 0 i O wyzwalacze przepełnienia.

Teraz w moim przypadku chcę użyć tego sumatora, jednak rzeczywisty wynik nie ma znaczenia, a ja chcę tylko sprawdzić, czy wynik jest "0". Mógłbym oczywiście dodać fałszywy sygnał i zapisać port do tego sygnału, jednak wydaje się to niepotrzebnie skomplikowane i może dodać dodatkowe składniki podczas syntezy?

Answer 1

Gdy tworzysz instancję komponentu, możesz pozostawić porty wyjściowe, które nie są otwarte. Jedynym sygnałem, który ci zależy, jest "przepełnienie".

EDYCJA: Należy zauważyć, że narzędzia syntezy zoptymalizują wszelkie wyjścia, które nie są używane.

EIGHT_BITADDER_INST : eight_bitadder 
    port map (
    a => a, 
    b => b, 
    f => f, 
    c => open, 
    o => overflow, 
    z => open 
    ); 

Answer 2

też nie mógł zdecydować się związać wyjście do niczego tak:

EIGHT_BITADDER_INST : eight_bitadder 
    port map (
    a => a, 
    b => b, 
    f => f, 
    o => overflow 
); 

Zauważ, że ja po prostu nie należą wyjść C i Z w mapie portu. Niektórzy mogą debatować nad jasnością tego (ponieważ może nie być jasne, że wyjścia c i z istnieją), ale także redukują kod tylko do tego, co jest konieczne.