7Ciepło
2Odpowiedz
Poczekaj, aż <signal> = 1 nigdy nie będzie prawdziwe w symulacji VHDL.
16Ciepło
4Odpowiedz
VHDL - Jak utworzyć zegar w testbench?
5Ciepło
3Odpowiedz
Jak droga jest konwersja typu danych w porównaniu z manipulacją bitową w VHDL?
6Ciepło
1Odpowiedz
jak zadeklarować tablice dwuwymiarowe i ich elementy w VHDL
8Ciepło
3Odpowiedz
Porównanie długiego std_logic_vector do zera
7Ciepło
1Odpowiedz
Co oznacza 1-, 2- lub 3-procesowa średnia dla FSM w VHDL?
5Ciepło
2Odpowiedz
Czy przypisanie sygnału (współbieżnego) w instrukcji procesu jest sekwencyjne czy współbieżne?
7Ciepło
4Odpowiedz
Jak przekonwertować 8 bitów na 16 bitów w VHDL?
5Ciepło
2Odpowiedz
Uzyskiwanie czasu symulacji Modelsim jako zmiennej łańcuchowej?
11Ciepło
2Odpowiedz
Jak ignorować porty wyjściowe z mapami portów