Jaki jest najlepszy sposób, aby stwierdzić, czy autobus zawiera jedno x w verilog?

Question

Mam stanowisko testowe, które monitoruje autobus. Niektóre sygnały w magistrali mogą wynosić 1'bx. Z różnych powodów muszę wiedzieć, czy którykolwiek z sygnałów w autobusie wynosi 1'bx. Jaki jest najlepszy sposób na testowanie (nie do syntezy - tylko do celów symulacji), jeśli autobus zawiera jakieś x? Miałem nadzieję, że mogę użyć redukcji lub, a następnie użyć ===, ale to nie działa. Dzięki,

D

Answer 1

(^bus === 1'bX)

bitową xor autobus następnie sprawdzić, czy wynik jest X. Jeżeli którykolwiek bit jest X lub Z, to wynik będzie X.

Aby wiedzieć, które nieco w autobusie ma błąd:

always @* begin 
    for(integer i=0; i<$size(bus); i++) begin 
    if(bus[i]===1'bX) $display("bus[%0d] is X",bus[i]); 
    if(bus[i]===1'bZ) $display("bus[%0d] is Z",bus[i]); 
    end 
end 

Answer 2

Można użyć $isunknown (wprowadzone w IEEE Std 1800-2005):

module tb; 

reg [3:0] data; 

initial begin 
    #5 data = 4'b0101; 
    #5 data = 4'b000x; 
    #5 data = 4'b1111; 
    #5 data = 4'b0x0x; 
    #5 data = 4'b0x1x; 
    #5 data = 4'bzzzz; 
    #5 $finish; 
end 

always @(data) begin 
    if ($isunknown(data)) $display($time, " data=%b has x's", data); 
end 

endmodule 

/* 

        10 data=000x has x's 
        20 data=0x0x has x's 
        25 data=0x1x has x's 
        30 data=zzzz has x's 

*/ 

Zauważ, że ten traktuje również z jak x.