verilog

11Ciepło

2Odpowiedz

Co to są `+:` i `-:`?

Niedawno widziałem tego operatora w kodzie verilog/systemverilog. logic [15:0] down_vect; logic [0:15] up_vect; down_vect[lsb_base_expr +: width_expr] up_vect [msb_base_expr +: width_expr] down_v

verilog system-verilog 2013-07-22

---

6Ciepło

3Odpowiedz

Program do tworzenia schematu blokowego Verilog

Chcę utworzyć program do analizy Verilog i wyświetlić schemat blokowy. Czy ktoś może mi pomóc w kwestii algorytmów, którymi muszę się przyjrzeć? Znalazłem dobry parser Verilog, ale teraz muszę znaleźć

algorithm verilog rtl 2013-07-30

---

5Ciepło

2Odpowiedz

Piggybacking do błędu UVM

Czy istnieje prosty sposób na przywrócenie niestandardowej funkcji do makra UVM_ERROR bez manipulowania biblioteką UVM? (Tj. Zawsze, gdy błąd UVM wywoływany jest w dowolnym miejscu w otoczeniu, chcę,

verilog system-verilog uvm 2013-09-25

---

8Ciepło

3Odpowiedz

Czy zmienne Verilog mogą mieć zakres lokalny na zawsze blok?

Czasami przydaje się użycie blokujących przypisań dla "zmiennych lokalnych" w taktowanych zawsze blokach. Pomoże to ograniczyć liczbę powtarzających się kodów. Aby uniknąć przypadkowego użycia tej sam

scope verilog blocking nonblocking 2014-09-15

---

6Ciepło

1Odpowiedz

Interfejs do AN8-cyfrowy wyświetlacz siedmiosegmentowy

Mam interfejs do 8-cyfrowy wyświetlacz siedmiosegmentowy To jak wygląda obieg jak: I oto mój kod: `timescale 1ns/1ps module TimeMUXDisplay(input clk,input [5:0] DIN, output reg [7:0] E,output reg [

verilog 2016-05-08

---

5Ciepło

1Odpowiedz

Verilog "~" operator operacja dodawania umożliwia niepożądany rezultat

W poniższym uproszczonym kodu Verilog: wire [31:0] depth; wire mode_u2 = 1'h0; assign depth = 'h80 + (~mode_u2); jeśli do wyświetlacza o głębokości i symulacji to VCS (2014.12-1) $display("depth

verilog system-verilog 2015-02-20

---

6Ciepło

2Odpowiedz

Blok programu SystemVerilog w porównaniu z tradycyjnym testbenchem

Czy są jakieś cechy SV, które oferuje blok programu, które nie mogą być powielone z innymi metodami? Mniej konkretna wersja tego pytania brzmi: czy powinienem zawracać sobie głowę blokami programu do

unit-testing testing verilog system-verilog 2013-08-23

---

5Ciepło

1Odpowiedz

parametr wewnątrz moulde wewnątrz modułu

czytałem o parametrach i jak przedefiniować je w module instancji ale co jeśli mam parametr wewnątrz modułu wewnątrz modułu powiedzieć, że mam mały moduł zwany gen module gen(input,output); parameter

verilog 2015-02-25

---

6Ciepło

2Odpowiedz

Różnica między Behavioral, RTL i Gate Level

Próbuję w pełni zrozumieć różnice między poziomami abstrakcji Verilog, dostaję to, co opis każdego poziomu mówi, ale wciąż nie mogę go dostać w grze. w tym przypadku, będę wklejać jakieś kody Verilog

verilog 2015-04-23

---

8Ciepło

1Odpowiedz

Modyfikowanie wcięcia trybu verilog

Próbuję ustawić tryb verilog wciskając wszystko za pomocą 2 spacji, z wyjątkiem dekodowania i zawsze. To właśnie dodałem do moich .emacs: ;; `define are not indented

emacs verilog indentation system-verilog emacs24 2015-06-22

---