Czy istnieje dowolny darmowy program, który może analizować zbiór plików VHDL i tworzyć z nich schemat blokowy?Program do rysowania diagramów blokowych VHDL?
Edit szukam więcej o programie, który będzie budować obraz schemat blokowy, aby przejść wraz z dokumentacją dla hierarchii, w podobny sposób javadoc buduje diagram klas po analizowania dokumentacji dla serii klasy.
Tak czy inaczej, nie ma nic poza tym. Jakiś czas temu szukałem czegoś podobnego do projektów verilog bez powodzenia.
Quartus Altera może skompilować VHDL i dostarczyć Ci schematyczne bloki najwyższego poziomu, reprezentujące sygnały VHDL. Ditto z Xilinx ISE. Nie jest to oprogramowanie open source, ale można je pobrać i używać bezpłatnie.
Mentor's HDL designer jest do tego celu, ale nie jest bezpłatny, chociaż prawdopodobnie można uzyskać zniżkową wersję studencką.
Jak zauważył thetrus Quartus ma również przeglądarkę RTL, ale jakość generowanych przez nią diagramów jest bardzo słaba - nie można jej naprawdę wykorzystać do dokumentacji. Są najbardziej przydatne do łapania błędów syntezy.
Synplify Pro i Synplify Premier ma przeglądarkę RTL i jest moim preferowanym programem tych, które widziałem. Widziałem także użytkowników RTL w Xilinx ISE, Quartus Altery i projektant HDL Mentora.
Po prostu ciekawy, ale nie wiesz, gdzie to jest w ISE, prawda? –
W Xilinx ISE: W "trybie implementacji" (wybieranym z pola kombi powyżej drzewa hierarchii) jedną z podzadań procesu Synthesis jest "Zobacz RTL Schematics". Jednak nie pokazuje to oryginalnej struktury obiektów VHDL, pokazuje wynik syntezy w postaci schematów. Oznacza to, że niektóre jednostki są zastępowane/implementowane z rozpoznanymi komórkami FPGA i jako takie nie można ich użyć do dokumentacji. – Josip