Jaka jest różnica między Verilog! i ~?

Question

Tak więc skończyło się, że błąd, który utrzymywał mnie przez kilka dni, był fragmentem kodu, który powinien być oceniony jako Fałszywy, gdy oceniany jest jako Prawdziwy. Mój początkowy kod poszedł coś takiego:

if(~x && ~y) begin 
    //do stuff 
end 

tj Jeśli x nie jest jeden, a Y nie jest jednym następnie zrobić rzeczy. Przechodząc przez debugger, zdałem sobie sprawę, mimo że x było 1, wyrażenie w instrukcji if nadal miało wartość TRUE, a kolejny kod został wykonany.

Jednak, kiedy zmienił oświadczenie:

if(x == 0 && y == 0) begin 
//do stuff 
end 

a także próbowałem:

if(!x && !y) begin 
//do stuff 
end 

kod w if-oświadczenie nie zostało ocenione, co było oczekiwane zachowanie. Rozumiem, że ~ to bitowa negacja i! logiczna negacja, ale nie powinna (~ x& ~ y) i (! x & &! y) ocenić na to samo? Obawiam się, że baza kodów jest zbyt duża, więc nie mogę jej tutaj wkleić, ale była to jedyna zmiana, którą wprowadziłem, aby kod zadziałał zgodnie z zamierzeniami. Dzięki.

---

W odpowiedzi na jeden z poniższych uwag, jakie stworzył przypadek testowy, aby przetestować ten problem:

`10ns skali czasowej/1ns

moduł test_negation();

integer x, y; 

initial begin 
    x = 1; y = 0; 

    if(~x && ~y) begin 
     $display("%s", "First case executed"); 
    end 

    if(!x && !y) begin 
     $display("%s", "Second case executed"); 
    end 

    if(x == 0 && y == 0) begin 
     $display("%s", "Third case executed"); 
    end 
end endmodule 

I o dziwo, „Pierwszy przypadek stracony” jest drukowany w celu potwierdzenia oryginalne zachowanie zaobserwowałem.

Answer 1

Symbol ! oznacza negację logiczną lub logiczną. Dla dowolnej wartości wynoszącej x innej niż zero, !x jest wartością zerową lub fałszem, a gdy x ma wartość zero, !x ma wartość "jeden" lub "prawda".

Symbol ~ reprezentuje negację bitową. Każdy bit w wartości jest przełączany, więc dla 16-bitowego x == 0xA5A5, ~x zostanie oceniony na 0x5A5A.

Warunek warunkowy oczekuje wyrażenia, które zwraca wartość prawda lub fałsz, gdzie wszystko niezerowe (dodatnie lub ujemne) jest prawdziwe, a zero jest fałszywe.

Numer && jest logicznym AND. Wymaga dwóch wyrażeń, oceniających jeden lub prawdziwy, wtedy i tylko wtedy, gdy oba wyrażenia są prawdziwe. Ponownie, "prawda" oznacza tutaj niezerową, pozytywną lub negatywną.

Biorąc pod uwagę to wszystko, widzimy, że tylko czas ~x i !x ocenić na tę samą wartość, gdy jest x == -1, lub, jeśli x jest niepodpisany, gdy x == MAX_UNSIGNED.

Answer 2

~ jest operatorem bitowym i zwraca odwrotność argumentu.

! jest operatorem logicznym i zwraca pojedynczy bit.

Przykład:

reg [7:0] bit_wise, logic_op; 
initial begin 
    bit_wise = ~8'hA1; // bit_wise == 8'h6E 
    logic_op = !8'hA1; // logic_op == 8'b00 
    $display("bit_wise:%h logic_op:%h", bit_wise, logic_op); // bit_wise:5e logic_op:00 
end 

Dla przykładu:

if(~x && ~y) begin 
    //do stuff 
end 

jest faktycznie taki sam jak:

if(x!='1 && y!='1) begin // '1 means the with of x all 1s and the with of y all 1s 
    //do stuff 
end 

Ogólnie najlepszy styl kodowania jest użycie operatorów logicznych wewnątrz if . Używaj tylko operatorów bitowych z manipulacjami przydziału danych.

Answer 3

Rozumiem. Zmienna "x" w powyższym kodzie była liczbą całkowitą Verilog (integer x;). Jednak zmienna integer jest reprezentowana przez Verilog jako 32-bitową liczbę całkowitą. Więc nawet jeśli x było "1", tak jak to zaobserwowałem, ~ x nie spowoduje "0", ale "11111111111111111111111111111110"! I nic dziwnego, że pierwszy przypadek został wykonany. Moja wina. Dzięki za wszystkie odpowiedzi.