modelsim

10Ciepło

3Odpowiedz

Jaka jest różnica między Verilog! i ~?

Tak więc skończyło się, że błąd, który utrzymywał mnie przez kilka dni, był fragmentem kodu, który powinien być oceniony jako Fałszywy, gdy oceniany jest jako Prawdziwy. Mój początkowy kod poszedł coś

verilog boolean-logic modelsim 2013-05-07

---

5Ciepło

1Odpowiedz

Zrzut VCD do symulacji vhdl przez modelsim. JAK?

Po raz pierwszy próbuję wygenerować VCD i mam pewne problemy. Mam testbench o nazwie bench_minimips.vhdl, który zawiera jednostkę sim_minimips. Chcę go zasymulować i pobrać z niego VCD. jestem wpisują

simulation dump vhdl modelsim 2011-08-05

---

7Ciepło

2Odpowiedz

Poczekaj, aż <signal> = 1 nigdy nie będzie prawdziwe w symulacji VHDL.

Poniżej znajduje się kod, który używam. Moje pytanie brzmi: dlaczego 3. spust wait until w modelsim? Wyjście konsoli to po prostu GOT HERE. Nigdy nie dociera do linii GOT HERE 2. Myślę, że posiadanie

vhdl fpga modelsim 2013-12-09

---

10Ciepło

1Odpowiedz

Czy istnieje sposób przełączania nazw liści w ModelSim za pośrednictwem interfejsu API TCL?

Szukam sposobu przełączania nazw liści sieci w widoku ModelSim, w trybie GUI. Innymi słowy, odpowiednik naciśnięcie „Toggle nazwy liść < -> pełne nazwy” przycisk: Jestem świadomy sposób dodawania krót

modelsim 2012-08-04

---