system-verilog

5Ciepło

1Odpowiedz

Verilog "~" operator operacja dodawania umożliwia niepożądany rezultat

W poniższym uproszczonym kodu Verilog: wire [31:0] depth; wire mode_u2 = 1'h0; assign depth = 'h80 + (~mode_u2); jeśli do wyświetlacza o głębokości i symulacji to VCS (2014.12-1) $display("depth

verilog system-verilog 2015-02-20

---

6Ciepło

2Odpowiedz

Blok programu SystemVerilog w porównaniu z tradycyjnym testbenchem

Czy są jakieś cechy SV, które oferuje blok programu, które nie mogą być powielone z innymi metodami? Mniej konkretna wersja tego pytania brzmi: czy powinienem zawracać sobie głowę blokami programu do

unit-testing testing verilog system-verilog 2013-08-23

---

6Ciepło

1Odpowiedz

Czy tablice SystemVerilog są przekazywane według wartości lub odwołania?

Domyślnie systemVerilog przekazuje tablice według wartości lub odniesienia? Na przykład int array[5] = '{0,1,2,3,4}; some_function(array); // <-- value or reference?

arrays system-verilog 2014-04-30

---

5Ciepło

2Odpowiedz

Czy SystemVerilog obsługuje downcasting?

Czy SystemVerilog obsługuje downcasting (rzutowanie obiektu podstawowego na obiekt pochodny)? Jeśli tak to jak? Poniższy przygnębiony przykład nie działa: class base; int a = 5; endclass class

casting system-verilog 2013-12-12

---

11Ciepło

2Odpowiedz

Co to są `+:` i `-:`?

Niedawno widziałem tego operatora w kodzie verilog/systemverilog. logic [15:0] down_vect; logic [0:15] up_vect; down_vect[lsb_base_expr +: width_expr] up_vect [msb_base_expr +: width_expr] down_v

verilog system-verilog 2013-07-22

---

5Ciepło

3Odpowiedz

Jak odczytać zmienną środowiskową w Verilog/System Verilog?

Jak odczytać zmienną środowiskową w Verilog? (Bieganie na symulatorze VCS) Próbuję wykonać File=$fopen("$PATH/FileName","r"); $ PATH jest zmienna.

environment-variables verilog system-verilog 2013-02-22

---

8Ciepło

1Odpowiedz

Modyfikowanie wcięcia trybu verilog

Próbuję ustawić tryb verilog wciskając wszystko za pomocą 2 spacji, z wyjątkiem dekodowania i zawsze. To właśnie dodałem do moich .emacs: ;; `define are not indented

emacs verilog indentation system-verilog emacs24 2015-06-22

---

6Ciepło

3Odpowiedz

właściwe wykorzystanie „Wyłącz widelcu” w SystemVerilog

Mam coś podobnego do następującego kodu pseudo: for (lets say 10 iterations) begin // Do some configuration changes fork begin ///apply input to design end begin w

verification system-verilog 2013-01-11

---

5Ciepło

2Odpowiedz

Piggybacking do błędu UVM

Czy istnieje prosty sposób na przywrócenie niestandardowej funkcji do makra UVM_ERROR bez manipulowania biblioteką UVM? (Tj. Zawsze, gdy błąd UVM wywoływany jest w dowolnym miejscu w otoczeniu, chcę,

verilog system-verilog uvm 2013-09-25

---

5Ciepło

2Odpowiedz

SystemVerilog: przekazywanie interfejsów do funkcji/zadań (do syntezy!)

Czy istnieje jakiś syntezowalny sposób przekazania interfejsu do funkcji lub zadania? Mój przypadek użycia jest następujący: Mam pakiet z kilkoma funkcjami (chociaż mógłbym przekonwertować je na zadan

interface system-verilog synthesis 2013-01-21

---