system-verilog

5Ciepło

3Odpowiedz

Jaki jest sens "prostego" bloku początkowego?

Czytam niektóre osoby trzeciej Verilog, i znalazłem to: function [31:0] factorial; input [3:0] operand; reg [3:0] index; begin factorial = operand ? 1 : 0; for(index = 2; i

verilog system-verilog 2012-04-02

---

6Ciepło

2Odpowiedz

Eksportowanie zadań do 'C przy użyciu DPI

Mam wersję testową opartą na Verilog, połączoną ze źródłem' C 'za pomocą DPI. Teraz używając DPI zamierzam napisać całe moje oprogramowanie. Aby to zrobić, muszę 3 rzeczy rejestr odczytany Rejestr Zap

verilog hardware system-verilog verification system-verilog-dpi 2009-04-07

---

6Ciepło

2Odpowiedz

powrocie kolejkę z funkcji w SystemVerilog

nie mogę skompilować ten kod: function integer[$] get_register_name; integer ret[$]; ret.push_back(1); ret.push_back(2); return ret; endfunction to możliwe, ab

system-verilog 2012-12-20

---

9Ciepło

2Odpowiedz

Inkrementacja wielu genvarów w Verilog Wygeneruj oświadczenie

Próbuję utworzyć wielostopniowy komparator w verilog i nie mogę wymyślić, jak zwiększyć liczbę genew w jednej pętli. Próbuję następujący: genvar i,j; //Level 1 generate j=0; for (i=0;i<128

hardware syntax-error verilog system-verilog hdl 2012-03-05

---

12Ciepło

2Odpowiedz

$ rozmiar, $ bitów, verilog

Jaka jest różnica między operatorem $size i $bits w verilog.? jeśli mam zmienne, [9:0]a, [6:0]b, [31:0]c. c <= [($size(a)+$size(b)-1]-:$bits(b)]; Jaki będzie wynik "c" z powyższego wyrażenia?

arrays verilog system-verilog 2012-11-12

---

6Ciepło

1Odpowiedz

arytmetyczne przesunięcie działa jako logicznej zmiany, niezależnie od podpisanej zmiennej

Mam rejestr zadeklarowane jako tak: logic signed [15:0][2:0][15:0] registers; Kiedy umieścić 2 Numer komplement do tablicy i arytmetycznie przesunąć liczbę, zamiast tego logiczne przesunięcie: regis

verilog bit-shift system-verilog 2013-01-07

---

5Ciepło

2Odpowiedz

Czy jest coś takiego jak __LINE__ w Verilog?

Jestem nowy w Verilog, ale od lat jestem programistą C, co czyni mnie niebezpiecznym. Robię Verilog dla klasy. Chciałbym użyć stylu C assert() w moim kodzie symulacji. https://en.wikipedia.org/wiki/As

verilog system-verilog 2012-10-13

---