vhdl

5Ciepło

2Odpowiedz

Czy można zapisać typowe elementy w VHDL?

Niedawno odziedziczyłem trochę kodu VHDL, a moja pierwsza reakcja była następująca: "VHDL ma strukturę, dlaczego używają one wektorów bitowych wszędzie?" A potem zdałem sobie z tego sprawę, ponieważ n

generics vhdl type-parameter 2012-06-05

---

10Ciepło

1Odpowiedz

Jak "wyciąć" std_logic_vector w VHDL?

Zajmuję się małą rzeczą w VHDL i jestem całkiem nowy. Mam problem z ustaleniem, jak podzielić większy element std_logic_vector na mniejszy. Na przykład mam 3 sygnały: signal allparts: std_logic_vector

syntax vhdl 2012-04-29

---

5Ciepło

1Odpowiedz

Integer to real conversion function

Czy istnieje wspólna funkcja konwersji do konwersji obiektu typu integer na prawdziwy typ w VHDL? To jest dla testbench, więc syntezowalność nie jest problemem.

type-conversion vhdl real-datatype 2012-05-02

---

11Ciepło

2Odpowiedz

Jak zadeklarować wyjście z wieloma zerami w VHDL

Witam Próbuję znaleźć sposób zastąpienia tego polecenia: Bus_S <= "0000000000000000000000000000000" & Ne; z czymś wygodniejszym. Zliczanie zer jeden po drugim nie jest zbyt wyrafinowane. Program dotyc

vhdl 2012-01-24

---

5Ciepło

2Odpowiedz

Jak przekonwertować ciąg na liczbę całkowitą w VHDL?

Załaduję dane tekstowe do stanowiska testowego VHDL i chcę przekonwertować ciągi wejściowe na wartości całkowite. np: "123" => 123 Może ktoś polecić "najlepszy" sposób konwersji ciągów do liczb całkow

string integer type-conversion vhdl 2011-09-01

---

6Ciepło

1Odpowiedz

Jak skonfigurować środowisko Eclipse do projektowania układów FPGA w języku VHDL i Verilog?

Jestem nowy w Eclipse, użyłem go do rozwoju SW oraz w środowisku Altra do procesora Nios. Ale teraz mam dość duży projekt, którym muszę zarządzać i chciałbym użyć Eclipse, aby mieć wszystkie pliki w s

eclipse eclipse-plugin vhdl verilog fpga 2012-06-28

---

7Ciepło

5Odpowiedz

VHDL sygnał jazdy od różnych procesów

Mam mały problem z następującego kodu VHDL: process (zbroji) begin if rising_edge(zbroji) then oduzima <= '0'; ucitanPrvi <= '1'; broj1 <= ulaz_broj; end if; end process;

vhdl 2012-01-31

---

5Ciepło

2Odpowiedz

VHDL STD_LOGIC_VECTOR Wildcard Wartości

Próbowałem napisać automat skończony w kodzie VHDL prostego 16-bitowy procesor mam wykonawczego na pokładzie Altera DE1. W Finite State Machine mam instrukcję CASE, która obsługuje różne 16-bitowe ins

wildcard vhdl stdvector lc3 2012-02-09

---

5Ciepło

2Odpowiedz

VHDL: Jak korzystać z CLK i RESET w procesie

Napisałem kod VHDL dla kontrolera VGA dla karty spartan 3E. Kod symuluje i działa dobrze bez procesu resetowania i clk w poniższym kodzie. Ale po włożeniu procesu (reset, CLK) liczniki h_count i v_cou

vhdl 2012-04-03

---

5Ciepło

2Odpowiedz

Verilog znak zapytania (?) Operator

Próbuję przetłumaczyć program verilog na vhdl i natknąłem się na stwierdzenie, w którym operator znaku zapytania (?) Jest używany w programie verilog. Poniżej znajduje się kod verilog; 1 module music(

operators vhdl verilog 2012-09-09

---