verilog

5Ciepło

2Odpowiedz

Shifting 2D array Verilog

nie wiem co robi pracować na poniższym kodzie, ale to przyzwyczajenie syntezy: reg [7:0] FIFO [0:8]; [email protected](posedge clk) begin if(wr & !rd & !full) begin FIFO[0:8] <= {data_in,

arrays verilog concat shift fifo 2013-03-22

---

6Ciepło

2Odpowiedz

Jaki jest najlepszy sposób, aby stwierdzić, czy autobus zawiera jedno x w verilog?

Mam stanowisko testowe, które monitoruje autobus. Niektóre sygnały w magistrali mogą wynosić 1'bx. Z różnych powodów muszę wiedzieć, czy którykolwiek z sygnałów w autobusie wynosi 1'bx. Jaki jest najl

verilog 2013-07-01

---

6Ciepło

4Odpowiedz

Jaka jest różnica między Verilog strukturalny i Verilog zachowania?

Jak w tytule, jakie są główne różnice między Verilog strukturalne i behawioralne?

verilog 2013-03-28

---

6Ciepło

1Odpowiedz

Jak zaprojektować mnożnik macierzy 64 x 64 bit w Verilog?

Wiem, jak zaprojektować mnożnik macierzy 4x4, ale jeśli zastosuję tę samą logikę, kodowanie stanie się nudne. 4 x 4 - 16 produkty częściowego 64 x 64 - 4096 produktów częściowych. Wraz z 8 pełnymi dod

verilog multiplication 2013-05-23

---

7Ciepło

3Odpowiedz

Użycie twierdzeń zawsze i zawsze

Oba poniższe kody generują zegar. Muszę wiedzieć, czy jest jakikolwiek użytek z pętli na zawsze, poza generacją zegara? Na zegarku natknąłem się tylko na zawsze. Jeśli służy to tylko temu celowi, czyż

verilog 2013-04-10

---

5Ciepło

3Odpowiedz

Czy jest możliwe stworzenie syntezatora opartego na HW dla RTL?

Pomyślałem o zbudowaniu narzędzia o nazwie synthesis opartego na dedykowanym sprzęcie w celu przyspieszenia rozwoju RTL. Czy istnieją platformy oparte na HW, które syntezują RTL? Czy można approximatl

performance algorithm optimization vhdl verilog 2013-02-22

---

5Ciepło

3Odpowiedz

Jak odczytać zmienną środowiskową w Verilog/System Verilog?

Jak odczytać zmienną środowiskową w Verilog? (Bieganie na symulatorze VCS) Próbuję wykonać File=$fopen("$PATH/FileName","r"); $ PATH jest zmienna.

environment-variables verilog system-verilog 2013-02-22

---

11Ciepło

3Odpowiedz

Warunkowe tworzenie modułu verilog

Czy możliwe jest tworzenie warunkowo modułu w verliog? przykład: if (en==1) then module1 instantiation else module2 instantiation

conditional instantiation verilog hdl 2013-03-06

---

7Ciepło

1Odpowiedz

Floating Point Divider Szczegóły implementacji sprzętu

Próbuję zaimplementować 32-bitowy dzielnik sprzętowy zmiennoprzecinkowy w sprzęcie i zastanawiam się, czy mogę uzyskać jakieś sugestie co do pewnych kompromisów między różnymi algorytmami? Moja jednos

algorithm math floating-point hardware verilog 2013-06-13

---

10Ciepło

3Odpowiedz

Jaka jest różnica między Verilog! i ~?

Tak więc skończyło się, że błąd, który utrzymywał mnie przez kilka dni, był fragmentem kodu, który powinien być oceniony jako Fałszywy, gdy oceniany jest jako Prawdziwy. Mój początkowy kod poszedł coś

verilog boolean-logic modelsim 2013-05-07

---