verilog

6Ciepło

3Odpowiedz

Jak podpisywać-rozszerzać liczbę w Verilog

Pracuję nad prostym przedłużeniem znaku w Verilog dla procesora, który tworzę dla architektury komputerowej. Oto co mam do tej pory: [EDIT: Zmieniono oświadczenie wyboru nieznacznie] `timescale 1ns/1p

verilog vlsi 2010-11-14

---

24Ciepło

2Odpowiedz

Co oznaczają nawiasy klamrowe w Verilog?

Mam twardy czas zrozumienia następującą składnię w Verilog: input [15:0] a; // 16-bit input output [31:0] result; // 32-bit output assign result = {{16{a[15]}}, {a[15:0]}}; Znam oświadczenie assig

concatenation verilog 2010-01-20

---

6Ciepło

2Odpowiedz

Eksportowanie zadań do 'C przy użyciu DPI

Mam wersję testową opartą na Verilog, połączoną ze źródłem' C 'za pomocą DPI. Teraz używając DPI zamierzam napisać całe moje oprogramowanie. Aby to zrobić, muszę 3 rzeczy rejestr odczytany Rejestr Zap

verilog hardware system-verilog verification system-verilog-dpi 2009-04-07

---

10Ciepło

2Odpowiedz

Czy możemy mieć zestaw niestandardowych modułów?

Czy możemy mieć tablicę wystąpień dla modułu niestandardowego? Na przykład: możemy mieć input [15:0] a; - to tworzy autobus. Czy możemy zrobić to samo dla niestandardowych modułów, tj. DFF [15:0] d;,

verilog 2009-09-04

---

17Ciepło

4Odpowiedz

Lepszy sposób kodowania pamięci RAM w Verilogu

Który kod jest lepszy w pisaniu RAM? always przypisywanie data_out wewnątrz bloku: module memory( output reg [7:0] data_out, input [7:0] address, input [7:0] data_in, input write_en

verilog vlsi 2011-10-03

---

21Ciepło

3Odpowiedz

Jaka jest różnica między == a === w Verilog?

Jaka jest różnica pomiędzy: if (dataoutput[7:0] == 8'bx) begin i if (dataoutput[7:0] === 8'bx) begin Po wykonaniu dataoutput = 52'bx, drugi daje 1, ale pierwszy daje 0. Dlaczego? (0 lub 1 to wynik

verilog hdl 2011-05-08

---