verilog

5Ciepło

2Odpowiedz

Verilog znak zapytania (?) Operator

Próbuję przetłumaczyć program verilog na vhdl i natknąłem się na stwierdzenie, w którym operator znaku zapytania (?) Jest używany w programie verilog. Poniżej znajduje się kod verilog; 1 module music(

operators vhdl verilog 2012-09-09

---

9Ciepło

2Odpowiedz

Inkrementacja wielu genvarów w Verilog Wygeneruj oświadczenie

Próbuję utworzyć wielostopniowy komparator w verilog i nie mogę wymyślić, jak zwiększyć liczbę genew w jednej pętli. Próbuję następujący: genvar i,j; //Level 1 generate j=0; for (i=0;i<128

hardware syntax-error verilog system-verilog hdl 2012-03-05

---

6Ciepło

2Odpowiedz

lepszy sposób kodowania przerzutnik D

Ostatnio widziałem jakiś przerzutnik D kod RTL w Verilog tak: module d_ff( input d, input clk, input reset, input we, output q ); always @(posedge clk) beg

verilog 2012-06-13

---

12Ciepło

2Odpowiedz

$ rozmiar, $ bitów, verilog

Jaka jest różnica między operatorem $size i $bits w verilog.? jeśli mam zmienne, [9:0]a, [6:0]b, [31:0]c. c <= [($size(a)+$size(b)-1]-:$bits(b)]; Jaki będzie wynik "c" z powyższego wyrażenia?

arrays verilog system-verilog 2012-11-12

---

7Ciepło

3Odpowiedz

zawsze blok @ * z pojedynczym niepustującym przydziałem - dobry, zły lub nieistotny?

Ogólna zasada wspomniana we wszystkich książkach, które dotychczas przeczytałem, polega na tym, że musisz używać blokad zawsze w blokach, które są napędzane przez podnoszenie lub opadanie zegara. Wręc

verilog 2012-06-21

---

6Ciepło

1Odpowiedz

arytmetyczne przesunięcie działa jako logicznej zmiany, niezależnie od podpisanej zmiennej

Mam rejestr zadeklarowane jako tak: logic signed [15:0][2:0][15:0] registers; Kiedy umieścić 2 Numer komplement do tablicy i arytmetycznie przesunąć liczbę, zamiast tego logiczne przesunięcie: regis

verilog bit-shift system-verilog 2013-01-07

---

6Ciepło

1Odpowiedz

Jak skonfigurować środowisko Eclipse do projektowania układów FPGA w języku VHDL i Verilog?

Jestem nowy w Eclipse, użyłem go do rozwoju SW oraz w środowisku Altra do procesora Nios. Ale teraz mam dość duży projekt, którym muszę zarządzać i chciałbym użyć Eclipse, aby mieć wszystkie pliki w s

eclipse eclipse-plugin vhdl verilog fpga 2012-06-28

---

5Ciepło

2Odpowiedz

Czy jest coś takiego jak __LINE__ w Verilog?

Jestem nowy w Verilog, ale od lat jestem programistą C, co czyni mnie niebezpiecznym. Robię Verilog dla klasy. Chciałbym użyć stylu C assert() w moim kodzie symulacji. https://en.wikipedia.org/wiki/As

verilog system-verilog 2012-10-13

---

5Ciepło

3Odpowiedz

Jaki jest sens "prostego" bloku początkowego?

Czytam niektóre osoby trzeciej Verilog, i znalazłem to: function [31:0] factorial; input [3:0] operand; reg [3:0] index; begin factorial = operand ? 1 : 0; for(index = 2; i

verilog system-verilog 2012-04-02

---

9Ciepło

5Odpowiedz

Przypisywanie początkowej wartości syntezowalnej do reg w Verilog

Jestem noob FPGA próbuje nauczyć Verilog. Jak mogę "przypisać" wartość do reg w bloku zawsze, albo jako wartość początkową, albo jako stałą. Próbuję zrobić coś takiego w poniższym kodzie. Wystąpił błą

verilog 2012-04-04

---